• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    本發明提供一種多位元電阻切換記憶體元件及陣列。每一記憶體元件可形成多個導通路徑，導通路徑彼此獨立，且任一導通路徑之電阻可為高電阻狀態或低電阻狀態，而形成多位元電阻切換記憶體元件。利用多位元電阻切換記憶體元件排列而成之陣列，可提供結構簡單、高密度、高效能以及低成本的記憶體裝置。
    公开号:TW201320323A
    申请号:TW100141564
    申请日:2011-11-15
    公开日:2013-05-16
    发明作者:Tuo-Hung Hou；Shih-Chieh Wu
    申请人:Univ Nat Chiao Tung；
    IPC主号:G11C13-00
    专利说明:
    多位元電阻切換記憶體元件與陣列
    本發明是有關一種非揮發性記憶體元件與陣列，特別是利用局部阻值切換的一種多位元電阻切換記憶體元件與陣列。
    電阻式非揮發隨機存取記憶體(RRAM,Resistive nonvolatile random access memory)具有構造簡單、低操作電壓、快速以及高整合性，已引起廣泛的注意與發展。
    傳統上，RRAM的結構採用金屬層-絕緣層-金屬層(MIM,metal-insulator-metal)，雖具有簡單的結構，但僅適用於IC製造的後段製程，無法與前段的電晶體製程有效的整合，進而增加製造成本。
    最近，在以氧化鉿為基礎(HfO2-based)作為閘極介電層以及以鎳(Ni)為閘極的金屬-絕緣層-矽(MIS,metal-insulator-silicon)電容上，發現電阻切換的性質。因此，本發明提出一種多位元電阻切換記憶體元件與陣列之技術，說明如後。
    本發明提供一種多位元電阻切換記憶體元件，其在單一記憶體元件上形成多個導通路徑，任一導通路徑之電阻可為高電阻狀態(HRS,High-resistance State)或低電阻狀態(LRS,Low-resistance State)。
    本發明提供一種多位元電阻切換記憶體陣列，其包含由複數個多位元電阻切換記憶體元件排列而成之陣列，任一多位元電阻切換記憶體元件可提供多位元之資訊。
    一種多位元電阻切換記憶體元件，包含一基底、一電阻切換氧化層以及一閘極，基底上形成一通道，於通道兩側形成一源極以及一汲極。一電阻切換氧化層累積於通道之上以及一閘極累積於電阻切換氧化層之上。
    將一閘極電壓施於閘極，且該閘極電壓小於一臨界電壓，以關閉通道。源極與閘極間自形成一源極導通路徑，汲極與閘極間自形成一汲極導通路徑。一讀取電壓(Vread)分別施於源極及汲極上，用以分別讀取源極導通路徑及汲極導通路徑的狀態。一設置電壓(Vset)或一重置電壓(Vreset)分別施於源極及汲極，用以分別設置源極導通路徑及汲極導通路徑的狀態。
    多位元電阻切換記憶體陣列包含複數個多位元電阻切換記憶體元件、複數條字元線、以及複數條位元線。多位元電阻切換記憶體元件排列成複數列與複數行的陣列，任一列的多位元電阻切換記憶體元件的閘極連接至一字元線，任一行的多位元電阻切換記憶體元件的源極連接至一位元線，任一行的多位元電阻切換記憶體元件的汲極連接至另一位元線。此實施例可應用於低位元需求的記憶體陣列。
    多位元電阻切換記憶體陣列包含複數個多位元電阻切換記憶體元件、複數個第一電晶體、複數個第二電晶體、複數條字元線、複數條位元線以及複數條資料線(source line)。多位元電阻切換記憶體元件排列成複數列與複數行之陣列，任一列的多位元電阻切換記憶體元件的閘極連接至一條資料線，任一多位元電阻切換記憶體元件的汲極連接至一第一電晶體的源極，與同一行的多位元電阻切換記憶體元件的汲極連接的第一電晶體之汲極連接一位元線，任一多位元電阻切換記憶體元件的源極連接至一第二電晶體的源極，與同一行多位元電阻切換記憶體元件的源極連接的第二電晶體之汲極連接另一位元線，同一列第一電晶體與第二電晶體的閘極連接至一字元線。
    本發明提供一種多位元電阻切換記憶體元件，其在單一的記憶體單元形成多個導通路徑(conduction paths)，任一導通路徑之電阻可為高電阻狀態(HRS)或低電阻狀態(LRS)，閘極與源極及閘極與汲極的導電通路分別稱為源極導通路徑及汲極導通路徑。
    在閘極上，施以閘極電壓(VG)，令VG的大小((|VG|)小於一臨界電壓(VTH)之大小(|VTH|)以截止通道之導電路徑(conduction path)。關閉通道時，若在源極或汲極上施以一設置電壓(VSET)，可使得源極導通路徑及汲極導通路徑轉換為低電阻狀態的導通路徑(LRS)，若在源極或汲極上分別施以一重置電壓(VRESET)，可分別使得源極導通路徑及汲極導通路徑轉換為高電阻狀態的導通路徑(HRS)，若施以讀取電壓(Vread)，則可以讀取源極導通路徑及汲極導通路徑的電阻狀態。
    特別說明，當源極導通路徑及汲極導通路徑同時為高電阻狀態，且閘極電壓大於臨界電壓(|VG|>|VTH|)的情況，則通道之導通路徑開啟，多位元電阻切換記憶體元件即轉換成電晶體，所以此元件可以在電晶體與電阻切換記憶體之間做轉換。
    當複數個多位元電阻切換記憶體元件排成多列多行時，可形成記憶體陣列。利用字元線或資料線連接於陣列中的多位元電阻切換記憶體元件之閘極，以及位元線連接陣列中多位元電阻切換記憶體元件的汲極及源極，即可設定、讀取及重設源極導通路徑及汲極導通路徑的電阻狀態。
    以下透過實施例，說明多位元電阻切換記憶體元件之基本概念以及其所形成的陣列之原理。
    首先，說明多位元電阻切換記憶體元件的基本結構，請參考圖1。多位元電阻切換記憶體元件包含基底層B、電阻切換氧化層I以及閘極層G。在基底上形成一通道ch，於通道ch兩側形成源極S以及汲極D，接著通道ch之上累積電阻切換氧化層I，再於電阻切換氧化層I上累積閘極G。可選擇性的在電阻切換氧化層I及通道ch間，設置一緩衝氧化層。
    電阻切換氧化層可為SiO2、Al2O3、HfO2、ZrO2、TiO2、Ta2O5、La2O3、NiO、CuO、ZnO或其衍生物，其厚度介於1奈米至100奈米之間。閘極可為Ni、Co、Ag、Ti、Pt、Cu、Au、Hf、Zr、Ta上述元素的矽化物或上述元素的合金。
    多位元電阻切換記憶體元件與電晶體的結構相同，製成後將電晶體的閘極連接地端(參考端)，在源極與汲極上，施以一次性的初始形成電壓(VFORM)以致能源極導通路徑及汲極導通路徑之電阻切換，特別說明初始形成電壓(VFORM)需大於設置電壓(VSET)。致能之後，將閘極連接地端，在源極或汲極上施以VRESET，可選擇性地將源極導通路徑或汲極導通路徑由LRS轉態為HRS；施以VSET，可將源極導通路徑或汲極導通路徑選擇性地由HRS轉態為LRS；施以Vread，可讀取源極導通路徑及汲極導通路徑的狀態。當源極導通路徑及汲極導通路徑同時為高電阻狀態時，若改變閘極電壓(即|VG|>|VTH|)，可將電阻切換記憶體轉換為電晶體。
    當VRESET與VSET的極性相同(VRESET x VSET>0)時，稱為單極性電阻切換記憶體；當VRESET與VSET的極性不同(VRESET x VSET<0)時，稱為雙極性電阻切換記憶體。無論是單極型或雙極型的電阻切換記憶體，要特別強調的是，一個電阻切換記憶體可提供兩個獨立的導通路徑，形成多位元電阻切換記憶體元件，即設定、讀取及重設源極導通路徑時，並不會影響汲極導通路徑的電阻狀態，或者設定、讀取及重設汲極導通路徑時，並不會影響源極導通路徑的電阻狀態，因此能夠提高記憶體的位元密度。
    圖2表示多位元電阻切換記憶體元件的等效電路圖。將閘極G連接參考端(地端)，在源極S或汲極D上施以電壓VSET、VRESET及Vread，即可分別設置、重設以及讀取源極或汲極導通路徑之電阻值。
    以下說明多位元電阻切換記憶體陣列之實施例，圖3所示之多位元電阻切換記憶體陣列包含複數個多位元電阻切換記憶體元件RRAM、複數條字元線WL(包含WLS及WLU)、複數條位元線BL(包含BLS及BLU)。多位元電阻切換記憶體元件RRAM排列成複數列與複數行的陣列，任一列的多位元電阻切換記憶體元件的閘極連接至一字元線WL，任一行的多位元電阻切換記憶體元件的源極連接至一位元線BL，任一行的多位元電阻切換記憶體元件的汲極連接至另一位元線BL。本實施例中的每一個元件提供兩個位元資料(元件數量/位元數量，記為0.5T)。
    若要設置、重置及讀取某一位元資料，可依據該位元的電阻切換記憶體元件RRAM的行列位置，該列的字元線在圖式中標示為WLS，設定WLS為參考電壓(地端)；該行的位元在圖式中標示為BLS，設定BLS為VSET、VRESET或Vread。未被設置、重置或讀取的字元線及位元線分別標示為WLU及BLU，則施以一電壓維持其狀態或浮接(floating)。
    此實施例為雙極性電阻切換記憶體元件RRAM與p通道的電晶體結構，其電壓標示如表1，但需特別說明，表中所示之電壓值是依據所採用電阻切換記憶體元件RRAM而有不同，表中的電壓值是用以說明，而非限定本發明之範圍。
    圖3所示之實施例應用於低位元需求的記憶體陣列並無問題，但若應用於高位元的記憶體時，可能會產生交互影響(cross-talk)，為切斷交互影響(cross-talk)，本發明提供如圖4所示之實施例。
    請參考圖4，多位元電阻切換記憶體陣列包含複數個多位元電阻切換記憶體元件RRAM、複數個第一電晶體及複數個第二電晶體T、複數條字元線WL(包含WLS及WLU)、複數條位元線BL(包含BLS及BLU)，以及複數條資料線(SL,source line)。第一電晶體及第二電晶體T被連接在多位元電阻切換記憶體元件RRAM的汲極及源極，用以隔離訊號，避免產生交互影響，故此實施例可適用於低位元或高位元的記憶體裝置。
    多位元電阻切換記憶體元件RRAM排列成複數列與行之陣列，任一列的多位元電阻切換記憶體元件的閘極連接至一條資料線SL，任一多位元電阻切換記憶體元件的汲極連接至一第一電晶體T的源極，與同一行的多位元電阻切換記憶體元件的汲極連接的第一電晶體T之汲極連接一位元線BL，任一多位元電阻切換記憶體元件RRAM的源極連接至一第二電晶體T的源極，與同一行多位元電阻切換記憶體元件的源極連接的第二電晶體T之汲極連接另一位元線BL，同一列第一電晶體與第二電晶體的閘極連接至一字元線WL。本實施例中的每一RRAM元件提供兩個位元資料，兩個電晶體隔離交互作用，元件數量/位元數量=1.5T。
    此實施例為雙極性電阻切換記憶體元件RRAM與p通道的電晶體結構，其電壓標示如表2。
    本實施例中，多位元電阻切換記憶體元件RRAM的閘極連接至地端(VG=0)，即將資料線SL的電壓設為0V。
    讀取行陣列的位元電阻狀態時，對應的列的電晶體T的閘極電壓應大於臨界電壓(即開啟對應的電晶體)，此實施例的字元線WLS的電壓設為-5V。設定對應行的位元線BLS的電壓為VSET、VRESET或Vread(即透過電晶體，施以對應的多位元電阻切換記憶體元件RRAM之源極或汲極的電壓為VSET、VRESET或Vread)，而可設置、重置或讀取多位元電阻切換記憶體元件RRAM之源極導通路徑或汲極導通路的電阻狀態。未被設置、重置或讀取的多位元電阻切換記憶體元件RRAM，所相應的字元線WLU以及位元線BLU保持開路(浮接)。此種多位元電阻切換記憶體陣列可隔離交互作用，無論低位元或高位元的記憶體陣列皆可適用。
    特別強調，此實施例中的電晶體可以是一般電晶體，特別是亦可採用相同的多位元電阻切換記憶體元件，但不做初始形成電壓(VFORM)致能電阻切換，如此可以簡化記憶體陣列的製程。
    以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。
    G．．．閘極
    D．．．汲極
    S．．．源極
    B．．．基底
    SL．．．資料線
    RRAM．．．電阻切換記憶體元件
    I．．．電阻切換氧化層
    ch．．．通道
    WLS、WLU．．．字元線
    BLS、BLU．．．位元線
    T．．．電晶體
    圖1所示為本發明一實施利之多位元電阻切換記憶體元件之結構圖。
    圖2所示為本發明一實施利之多位元電阻切換記憶體元件之等效電路圖。
    圖3所示為本發明一實施例之多位元電阻切換記憶體陣列之電路圖。
    圖4所示為本發明一實施例之多位元電阻切換記憶體陣列之電路圖。
    G．．．閘極
    D．．．汲極
    S．．．源極
    I．．．電阻切換氧化層
    ch．．．通道
    B．．．基底
    权利要求:
    Claims (9)
    [1] 一種多位元電阻切換記憶體元件，包含：一基底；一通道、一源極以及一汲極形成於該基底上，該源極及該汲極分離設置於該通道兩端；一電阻切換氧化層累積於該通道之上，以及一閘極累積於該電阻切換氧化層之上，其中一閘極電壓施於該閘極，且該閘極電壓小於一臨界電壓，用以關閉該通道，該源極與該閘極之間自形成一源極導通路徑，該汲極與該閘極之間自形成一汲極導通路徑，分別利用一讀取電壓施於該源極及該汲極用以分別讀取該源極導通路徑及該汲極導通路徑的狀態，利用一設置電壓或一重置電壓分別施於該源極及該汲極用以分別設置該源極導通路徑及該汲極導通路徑的狀態。
    [2] 如申請專利範圍第1項所述之多位元電阻切換記憶體元件，其中該電阻切換氧化層可以是SiO2、Al2O3、HfO2、ZrO2、TiO2、Ta2O5、La2O3、NiO、CuO、ZnO或其衍生物。
    [3] 如申請專利範圍第1項所述之多位元電阻切換記憶體元件，其中該電阻切換氧化層之厚度介於1奈米至100奈米之間。
    [4] 如申請專利範圍第1項所述之多位元電阻切換記憶體元件，更包含一緩衝氧化層，設置於該電阻切換氧化層及該通道之間。
    [5] 如申請專利範圍第1項所述之多位元電阻切換記憶體元件，其中該閘極可以是Ni、Co、Ca、Ag、Ti、Pt、Cu、Au、Hf、Zr、Ta上述元素的矽化物或上述元素的合金。
    [6] 如申請專利範圍第1項所述之多位元電阻切換記憶體元件，其中該源極及該汲極更分別受一較設置電壓為大的一次性的一初始形成電壓，用以分別形成該源極導通路徑及該汲極導通路徑，以致能電阻切換。
    [7] 一種多位元電阻切換記憶體陣列，包含複數個如申請專利範圍第1項所述之多位元電阻切換記憶體元件、複數條字元線以及複數條位元線，其中該些多位元電阻切換記憶體元件排列成一複數列與複數行之陣列，任一列之該些多位元電阻切換記憶體元件的閘極連接至該些字元線之一，任一行之該些多位元電阻切換記憶體元件的源極連接至該些位元線之一，任一行之該些多位元電阻切換記憶體元件的汲極連接至該些位元線之另一。
    [8] 一種多位元電阻切換記憶體陣列，包含複數個如申請專利範圍第1項所述之多位元電阻切換記憶體元件、複數個第一電晶體、複數個第二電晶體、複數條字元線、複數條位元線、以及複數條資料線(source line)，其中該些多位元電阻切換記憶體元件排列成一複數列與複數行之陣列，任一列之該些多位元電阻切換記憶體元件的閘極連接至該些複數條資料線之一，任一行之該些多位元電阻切換記憶體元件的汲極連接至該些第一電晶體之一的源極，且連接該行之該些多位元電阻切換記憶體元件的汲極之該些第一電晶體的汲極連接該些位元線之一，任一行之該些多位元電阻切換記憶體元件的源極連接至該些第二電晶體之一的源極，且連接該行之該些多位元電阻切換記憶體元件的源極之該些第二電晶體的汲極連接該些位元線之一，任一列之該些第一電晶體與該些第二電晶體的閘極連接至該些字元線之另一。
    [9] 如請求項8所述之多位元電阻切換記憶體陣列，其中該些第一電晶體以及該些第二電晶體為多位元電阻切換記憶體元件，但不施以初始形成電壓。
    类似技术:
    公开号 | 公开日 | 专利标题
    TWI451570B|2014-09-01|多位元電阻切換記憶體元件與陣列
    CN107045883B|2019-05-24|Rram电路以及rram行形成的方法
    US9208873B2|2015-12-08|Non-volatile storage system biasing conditions for standby and first read
    KR101652826B1|2016-08-31|반도체 소자 및 그 구동 방법
    Sato et al.2008|Sub-$hbox {100-}muhbox {A} $ Reset Current of Nickel Oxide Resistive Memory Through Control of Filamentary Conductance by Current Limit of MOSFET
    JP4781431B2|2011-09-28|不揮発性半導体記憶装置及びその書き込み方法
    US8957399B2|2015-02-17|Nonvolatile memory element and nonvolatile memory device
    TWI574261B|2017-03-11|用於交叉點記憶體結構之電壓控制技術
    US8587988B2|2013-11-19|Memory element, stacking, memory matrix and method for operation
    JPWO2007046145A1|2009-04-23|不揮発性半導体記憶装置の書き込み方法
    JPWO2007023569A1|2009-03-26|不揮発性半導体記憶装置及びその書き込み方法
    Chen et al.2016|Design tradeoffs of vertical RRAM-based 3-D cross-point array
    JP5450911B2|2014-03-26|不揮発性記憶素子のデータ読み出し方法及び不揮発性記憶装置
    CN110010179B|2021-05-25|电阻式随机存取存储器件及其操作方法
    KR102094551B1|2020-03-27|저항변화형 메모리 디바이스 및 그 동작 방법
    US9978941B2|2018-05-22|Self-rectifying resistive random access memory cell structure
    Liang et al.2010|Size limitation of cross-point memory array and its dependence on data storage pattern and device parameters
    Levisse et al.2017|High density emerging resistive memories: What are the limits?
    JP5120967B2|2013-01-16|可変抵抗素子
    WO2008050398A1|2008-05-02|Mémoire à changement de résistance
    WO2013078791A1|2013-06-06|存储器件、存储器阵列及其制造方法
    TW202044490A|2020-12-01|隨機存取記憶體單元及電阻式隨機存取記憶體單元的操作方法
    TWI744791B|2021-11-01|隨機存取記憶體單元及電阻式隨機存取記憶體單元的操作方法
    KR20110072452A|2011-06-29|저항 변화 메모리 장치
    JP2010205853A|2010-09-16|不揮発性可変抵抗素子を用いた半導体記憶装置、及びその製造方法
    同族专利:
    公开号 | 公开日
    US8687432B2|2014-04-01|
    US20130119340A1|2013-05-16|
    TWI451570B|2014-09-01|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    US6069381A|1997-09-15|2000-05-30|International Business Machines Corporation|Ferroelectric memory transistor with resistively coupled floating gate|
    US6714435B1|2002-09-19|2004-03-30|Cova Technologies, Inc.|Ferroelectric transistor for storing two data bits|
    US7910429B2|2004-04-07|2011-03-22|Promos Technologies, Inc.|Method of forming ONO-type sidewall with reduced bird's beak|
    US7378286B2|2004-08-20|2008-05-27|Sharp Laboratories Of America, Inc.|Semiconductive metal oxide thin film ferroelectric memory transistor|
    US20070007579A1|2005-07-11|2007-01-11|Matrix Semiconductor, Inc.|Memory cell comprising a thin film three-terminal switching device having a metal source and /or drain region|
    US7933142B2|2006-05-02|2011-04-26|Micron Technology, Inc.|Semiconductor memory cell and array using punch-through to program and read same|
    US7778063B2|2006-11-08|2010-08-17|Symetrix Corporation|Non-volatile resistance switching memories and methods of making same|
    US8097878B2|2007-03-05|2012-01-17|Intermolecular, Inc.|Nonvolatile memory elements with metal-deficient resistive-switching metal oxides|
    JP4674280B2|2008-03-13|2011-04-20|奇美電子股▲ふん▼有限公司|デマルチプレクサ、それを用いた電子装置、液晶表示装置|
    JP4751432B2|2008-09-26|2011-08-17|シャープ株式会社|半導体記憶装置|
    US7852660B2|2008-10-08|2010-12-14|Seagate Technology Llc|Enhancing read and write sense margins in a resistive sense element|
    JP2012145467A|2011-01-13|2012-08-02|Renesas Electronics Corp|半導体集積回路及び電源電圧適応制御システム|US20130299764A1|2012-05-11|2013-11-14|Globalfoundries Singapore Pte. Ltd.|Localized device|
    WO2015100586A1|2013-12-31|2015-07-09|北京大学|基于阻变器件的多位全加器及其操作方法|
    US9484094B2|2015-01-21|2016-11-01|Ememory Technology Inc.|Control method of resistive random-access memory|
    US9472272B2|2015-02-22|2016-10-18|Adesto Technologies Corporation|Resistive switching memory with cell access by analog signal controlled transmission gate|
    US9472281B1|2015-06-30|2016-10-18|HGST Netherlands B.V.|Non-volatile memory with adjustable cell bit shape|
    US9728255B2|2015-10-13|2017-08-08|Western Digital Technologies, Inc.|Planar variable resistance memory|
    FR3045938B1|2015-12-22|2018-03-09|Commissariat A L'energie Atomique Et Aux Energies Alternatives|Circuit integre cointegrant un transistor fet et un point memoire rram|
    US9953705B2|2016-04-26|2018-04-24|Western Digital Technologies, Inc.|Planar memory cell architectures in resistive memory devices|
    GB2552014B|2016-07-07|2020-05-13|Advanced Risc Mach Ltd|Reconfigurable artificial neural networks comprising programmable non-volatile memory elements|
    US10755779B2|2017-09-11|2020-08-25|Silicon Storage Technology, Inc.|Architectures and layouts for an array of resistive random access memory cells and read and write methods thereof|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    TW100141564A|TWI451570B|2011-11-15|2011-11-15|多位元電阻切換記憶體元件與陣列|TW100141564A| TWI451570B|2011-11-15|2011-11-15|多位元電阻切換記憶體元件與陣列|
    US13/351,358| US8687432B2|2011-11-15|2012-01-17|Multi-bit resistive-switching memory cell and array|
    [返回顶部]